Verilog与C语言的比较
llpk00
posted @ 2008年4月28日 00:00
in Verilog
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在一个课件上看到的，觉得总结的非常好，就放到博客上。
Verilog HDL是在C语言的基础上发展起来的，保留了C语言的结构特点。
- C语言由函数组成，Verilog由模块(module)组成
- C语言通过函数名及其端口变量实现调用，Verilog也通过模块名和端口变量实现调用
- C语言有主函数main()，Verilog的个module均等价，但必有一个顶层模块，包含芯片系统与外界的所有I/O信号
- C语言是顺序执行，而Verilog的所有module均并发执行
- C语言与Verilog语法相似
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